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/ Aminet 2 / Aminet AMIGA CDROM (1994)(Walnut Creek)[Feb 1994][W.O. 44790-1].iso / Aminet / text / docs / 68060.lha / 68060.txt
Text File  |  1993-10-22  |  17KB  |  307 lines
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  2.                               |               |
  3.     :   _ _               C a n a d i a n   M i s t
  4.    _|____ /                   |               |
  5.     |\  //\______________/\___|__________/\___|__/\__________/\______
  6.     : \// ___________ _ /___  _ /____ _ /___  _ /________ _ /___  _ /
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  8.       /______ /___/   /___/__ /___/   /______ /___/___/   /___/__ /
  9.      /_ _   \/   /____ /    \/|  /____ /    \/|      /____ /Sk!n\/
  10.                      \/       |      \/       |          \/
  11.                    ___________|_____/\________|_/\______  
  12.   Head Slave Dr¡ver\___________  _ /___/  _____// _____/Co Slave Drivers
  13.   ~~~~~~~~~~~~~~~~~    /   /  /  //   /\___  \/.  /_    ~~~~~~~~~~~~~~~~
  14.                       /___/__/  ./___/_______/____ //\ :  Silver/Faith
  15.    Flux of FA|TH            /____ /           |. \//__\|_ Mike Hammer
  16.                               | \/          / || /_ _  |  Mr.B & AirBomb
  17.   ·---------------·           |            // |:       :  Fahrenheit/Mst
  18.                           F a i t h       U S H Q !
  19.                              _|_______________|_
  20.             68030 33.3 Mhz    |       |       |   250+ Megs Online
  21.  
  22.        Node 1:  +1-616-866-6964               NoDe 2:  +1-616-866-8651
  23. .............................................................................
  24.  
  25.         MOTOROLA                    Order this document by MC68060/D
  26. ::::::: SEMICONDUCTOR ::::::::::::::::::::::::::::::::::::::::::::::
  27.  
  28.                                 MC68060
  29.  
  30.         PRODUCT BRIEF
  31.         FOURTH-GENENERATION 32-BIT MICROPROCESSOR
  32.  
  33.         The MC68060 is a Superscalar, high-performance,32-bit
  34. microprocessor providing a low-power mode of operation. The MC68060 is
  35. fully compatible with all previous members of the M68000 familly. The
  36. MC68060 features dual on-chip caches, fully independent demand-paged memory
  37. management units (MMUs) for both instructions and data, dual integer
  38. execution pipelines, on-chip floating-point unit (FFU), and a branch target
  39. cache. A high degree of instruction execution parallelism is achieved
  40. through the use of a full internal Harvard architecture, multiple internal
  41. buses, independent execution units, and dual instruction issue within the
  42. instruction execution controller. Power management is also a key part of th
  43. MC68060 architecture. The MC68060 offers a low-power mode of operation that
  44. is accessed through the LPSTOP instruction, allowing for full power-down
  45. capability. The MC68060 desing is fully static so that when circuits are
  46. not in use, they do not draw power. Each unit can be disabled so that power
  47. is used only when the unit is enabled and executing an instruction. Fig 1
  48. illustrate a block diagram of the MC68060.
  49.  
  50. Complete code compatibility with the M68000 family allows the designer to
  51. draw on existing code and past experience to bring product to market
  52. quickly. There is also a broad base of established development tools,
  53. including real-time kernels,operating systems,languages,and applications,to
  54. assist in product design.The functionality provided by the MC68060 makes it
  55. the ideal choice for a range of high-performance computing applications as
  56. well as many portable applications that require low power and high
  57. performance. The MC68060's high level of integration results in high
  58. performance while reducing overall system power consumption.
  59.  
  60. The following is a list of primary features for the MC68060:
  61.  
  62.         o 100% User-Mode compatible with MC68040
  63.         o Three times the performance of a 25-MHz MC68040
  64.         o Superscalar implementation of M68000 Architecture
  65.         o Dual nteger nstruction execution improves performance
  66.         o IEEE-Compatible On-Chip FPU
  67.         o Branch target cache minimizes branch latency
  68.         o independent instruction and Data MMUs
  69.         o Dual 8-Kbyte on-chip caches
  70.                 - Separate Data and instruction caches
  71.                 - Simultaneous Acces
  72.         o Bus snooping
  73.         o Full 32-bit nonmultiplexed address and data bus
  74.                 - 32-bit bus maximizes data throughput
  75.                 - Nonmultiplexed bus simplifies design
  76.                 - Four-deep write buffer to maximize write bandwidth
  77.                 - MC68040-Compatible bus provides simple hardware migration
  78.                   path
  79.         o Concurrent operation of integer Unit,MMUs,Caches,Bus Controller,
  80.           integer pipelines,and FPU provides High Performance
  81.         o Power consumption control
  82.                 - Static HCMOS technology reduces power in normal operation
  83.                 - low-voltage operation at 3.3v
  84.                 - LPSTOP provides an idle state for lowest stanby current
  85.         o 50 MHZ and 66 MHZ
  86.         o Packaging
  87.                 - Ceramic Pin Grid Array (PGA)
  88.                 - Ceramic Quad Flat Pack (CQFP)
  89.  
  90.                         INTEGER UNIT
  91. The MC68060's integer unit carries out logical and arithmetic operations.
  92. The integer unit contains an instruction fetch controller,an instruction
  93. execution controller,and a branch target cache. The superscalar design of
  94. the MC 68060 provides dual execution pipelines in the instruction execution
  95. controller,providing simultaneous execution.
  96.  
  97. The superscalar operation of the integer unit can be disabled in
  98. software,turnig off the second execution pipeline for debugging. Disabling
  99. the superscalar operation also lowers power consumtion
  100.  
  101.                         INSTRUCTION FETCH CONTROLLER
  102. The instruction fetch controller contains an instruction fetch pipeline and
  103. the logic that interfaces to the branch target cache. The instruction fetch
  104. pipeline consists of four stages,providing the ability to prefetch
  105. instructions in advance of their actual use in the instruction execution
  106. controller. The continuous fetching of instructions keeps the instruction
  107. execution controller busy for the greatest possible performance. Every
  108. instruction passes through each of the four stages before entering the
  109. instruction execution controller. The four stages in the instruction fetch
  110. pipeline are :
  111.  
  112. 1. Instruction address calculation - The virtual address of the instruction
  113.    is determined.
  114.  
  115. 2. Instruction fetch - The instruction is fetched from memory.
  116.  
  117. 3. Early Decode - The instruction is pre-decoded for pipeline control
  118.    information.
  119.  
  120. 4. Instuction buffer - The instruction and its pipeline control information
  121.    are buffered until the integer execution pipeline is ready to process
  122.    the instruction.
  123.  
  124.                         BRANCH TARGET CACHE
  125. The branch target cache plays a major role in achieving the performance
  126. levels of the MC68060. The concept of the branch target cache is to provide
  127. a mechanism that allows the instruction fetch pipeline to detect and chage
  128. the instruction stream before the change of flow affects the instruction
  129. execution controller.
  130.  
  131. The branch target cache is examined for a valid branch entry after each
  132. instruction fetch address is generated in the instruction fetch pipeline.
  133. If a hit does not occur in the branch target cache, the instruction fetch
  134. pipeline continues to fetch instructions sequentially. If a hit occurs in
  135. the branch target cache, indicating a branch taken instruction, the current
  136. instruction stream is discarded an a new instruction stream is fetched
  137. starting at the location indicated by the branch target cache.
  138.  
  139.                 INSTRUCTION EXECUTION CONTROLLER
  140.  
  141. The instruction execution controller contains dual integer execution
  142. pipelines,interface logic to the FPU, and control logic for data written to
  143. the data cache and MMU. The superscalar desing of the dual integer
  144. execution pipelines provide for simultaneous instruction execution,which
  145. allows for processing more than one instruction during each machine clock
  146. cycles. The net effect of this is a software invisible pipeline capable of
  147. sustained execution rates of less than one machine clock cycle per
  148. instruction for the M68000 instruction set.
  149.  
  150. The instruction execution controller's control logic pulls an instruction
  151. pair from the instruction buffer every machine clock cycle,stopping only if
  152. the instruction information is not available or if an integer execution
  153. pipeline hold condition exists. The six stages in the dual integer
  154. execution pipelines are :
  155.  
  156. 1. Instuction Decode - the instruction is fully decoded.
  157. 2. Effective adress calculation - if the instruction calls for data from
  158.    memory, the location of the data is calculated.
  159. 3. Effective address fetch - data is fetched from the memory location.
  160. 4. Integer execution - the data is manipulated during execution.
  161. 5. Data available - the result is available.
  162. 6. Write-Back - The resulting data is weritten back to on-chip caches or
  163.    external memory.
  164.  
  165. The MC68060 is optimized for most integer instructions to execute in one
  166. machine clock cycle. If during the instruction decode stage,the instruction
  167. is determined to be a floating-point instruction, it will be passed to the
  168. FPU after the effective address fetch stage. If data is to be written to
  169. either the on-chip caches or external memory after instruction execution,
  170. the write-back stage holds the data until memory is ready to receive it.
  171. Temporarily holding data in the werit-back stage adds to the overall
  172. performance of the MC68060 by not slowing down pipeline operations.
  173.  
  174.                         FLOATING-POINT UNIT
  175. Floating-point is distinguished from integer math, wich deals only with
  176. whole numbers and fixed decimal point locations. The IEEE-compatible
  177. MC68060 FPU computes numeric calculations with a variable decimal point
  178. location. The MC68060 features a built in FPU that is MC68040,MC68881/882
  179. compatible. Consolidating this important function on-chip speeds up overall
  180. processing and eliminates the interfacing overhead associated with external
  181. accelerators. The MC68060's FPU operates in parallel with the integer unit.
  182. The FPU can also be disabled in software to reduce system power
  183. consumption.
  184.  
  185.                         FLOATING-POINT EMULATION
  186. The MC68060 implements the most frequently used M68000 familly
  187. floating-point instructis,data types, and data formats in hardware for the
  188. highest performance. The remaining instructions are emulated in software
  189. with the M68060 FPSP to provide complete IEEE compatibility. The M68060FPSP
  190. provides the following features :
  191.         o Arithmetic and transcendental instructions
  192.         o IEEE-compliant exception handlers
  193.         o Unimplemented data type and data format handlers
  194.  
  195.                         MEMORY MANAGEMENT UNITS
  196. The MC68060 contains independent istruction and data MMUs. Each MMU
  197. contains a cache memory called the address translation cache (ATC). The
  198. full addressing range of the MC68060 is 4 Gbytes (4,294,967,296 bytes).
  199. Even though most MC68060 systems implement a much smaller physical memory,
  200. by using virtual memory techniques, the system can appear to have a full 
  201. 4 Gbytes of physical memory available to each user program. Each MMU fully
  202. supports demand-paged virtual-memory operating systems with either 4 or 8
  203. Kbytes page sizes. Each MMU protects supervisor areas from accesses by user
  204. programs and provides write protection on a page-by-page basis. For maximum
  205. efficiency, each MMU operates in parrallel with other processor activities.
  206. The MMUs can be disabled for emulator and debugging support.
  207.  
  208.                         ADRESS TRANSLATION
  209. The 64-entry, four-way, set-associative ATCs store recently used
  210. logical-to-physical address translation information as page descriptors for
  211. instruction and data accesses. Each MMU initiates address translation by
  212. searching for a descriptor containing the address translation information
  213. in the ATC. If the descriptor does not reside in the ATC, the MMU performs
  214. external bus cycles through the bus controller to search the translation
  215. tables in physical memory. After being located,the page descriptor is
  216. loaded into the ATC, and the address is correctly translated for the acces.
  217.  
  218.                         INSTUCTION AND DATA CACHES
  219. Studies have shown that typical programs spend much of their execution time
  220. in a few main routines or tight loops. Earlier members of the M68000 family
  221. took advantage of this locality-of-reference phenomenon to varying degrees.
  222. The MC68060 takes further advantage of cache technology with its
  223. two,independent,on chip physical caches, one for instruction and one for
  224. data. The caches reduce the processor's external bus activity and increase
  225. CPU throughput by lowering the effective memory acces time. For a typical
  226. system desing, the large caches of the MC68060 yield a very high hit rate,
  227. providing a substantial increase in system performance.
  228.  
  229. The autonomous nature of the caches allows instruction-stream fetches,
  230. data-stream fetches, and external accesses to occur simultaneously with
  231. instruction execution. For example, if the MC68060 requires both an
  232. instruction access and an external peripheral access and if the instruction
  233. is redident in the on-chip cache, the peripheral acces proceeds unimpeded
  234. rather than being queued behind the instruction fetch. If a data operand is
  235. also required and it is resident in the data cache, it can be accessed
  236. without hindering either the instruction acces or the external peripheral
  237. access. The parallelism inherent in the MC68060 also allows multiple
  238. instructions that do not require any external accesses to execute
  239. concurrently while the processor is performing an external access for a
  240. previous instruction.
  241.  
  242. Each MC68060 cache is 8kbytes, accessed by physical addresses. The data
  243. cache can be configured as write-through or deferred copyback on a page
  244. basis. This choice allows for optimizing the system desing for high
  245. performance if deferred copyback is used.
  246.  
  247. Cachability of data in each memory page is controlled by two bits in the
  248. page descriptor., Cachable pages can be either write-through or copyback,
  249. with no write-allocate for misses to write-through pages.
  250.  
  251. The MC68060 implements a four-entry write buffer that maximizes system
  252. performance by decoupling the integer pipeline from the external system
  253. bus. When needed, the write buffer allows the pipeline to generate writes
  254. every clock cycle,even if the system bus runs at a slower speed than the
  255. processor.
  256.  
  257.                         CACHE ORGANIZATION
  258. The instruction and data caches are each organized as 4-way set
  259. associative, with 16 byte lines. Each line of data has associated with it
  260. an address tag and state information that shows the line's validity. In the
  261. data cache, the state information indicates whether the line is invalid,
  262. valid , or dirty.
  263.  
  264.                         CACHE COHERENCY
  265. The Mc68060 has the ability to watch or snoop the external bus during
  266. accesses by other bus masters, maintaining coherency between the MC68060's
  267. caches and external memory systems. External bus cycles can be flagged on
  268. the bus as snoopable or nonsnoopable. When an external cycle is marked as
  269. snoopable, the bus snooper checks the caches and invalidates the matching
  270. data. Although the integer execution units and the bus snooper circuit have
  271. acces to the on-chip caches, the snooper has priority over the execution
  272. units.
  273.  
  274.                         BUS CONTROLLER
  275. The bus is implemented as a nonmultiplexed, fully synchronous protocol that
  276. is clocked off the rising edge of the input clock. The bus controller
  277. operates concurrently with all other fuctional units of the MC68060 to
  278. maximize system throughput. The timing of the bus is fully configurable to
  279. match external memory requirements.
  280.  
  281.                         IEEE 1149.1 TEST
  282. To aid in system diagnostics, the MC68060 includes dedicated
  283. user-accessible test logic that is fully compliant with the IEEE 1149.1
  284. standard for boundary scan testability, often referred to as Joint Test
  285. Action Group (JTAG).
  286.  
  287.                         POWER CONSUMPTION MANAGEMENT
  288. The MC68060 is very power efficient due to the static logic and power
  289. managment designed into the basic architecture. Each stage of the integer
  290. unit pipelines and the FPU pipeline draws power only when an instruction is
  291. executing, and the cache arrays draw power only when an access is made. The
  292. FPU, secondary integer execution pipeline, branch target cache, and
  293. instruction and data caches can be disabled to reduce overall power usage.
  294. The 3.3-V power supply reduces current consumption by 40-60% over that of
  295. microprocessors using a 5-V power supply.
  296.  
  297. The MC68060 has additional methods for dynamically controlling power
  298. consumption during operation. Running a special LPSTOP instruction shuts
  299. down the active circuits in the processor, halting instruction execution.
  300. Power consumption in this standby mode is greatly reduced. Processing and
  301. power consumption can be resumed by resetting the processor or by
  302. generating an interrupt. The frequency of operation can be lowered to
  303. reduce current consumption while the device is in LPSTOP mode.
  304.  
  305.                         PHYSICAL
  306. The MC68060 will be available as 50 MHz and 66 MHz versions, with 3.3-V
  307. supply voltage, and in ceramic PGA, and CQFP packaging configurations.